傳導(dǎo)EMI對(duì)于電源新手來(lái)說(shuō)是一個(gè)比較困擾的問(wèn)題，而在電路設(shè)計(jì)中，大部分都是由共模噪聲引起的，而且都是由寄生電容導(dǎo)致的。本文就將著重介紹如何避免傳導(dǎo)EMI問(wèn)題。

當(dāng)寄生電容直接耦合到電源輸入電線時(shí)會(huì)發(fā)生的情況：

1、只需幾F 的雜散電容就會(huì)導(dǎo)致 EMI 掃描失敗。從本質(zhì)上講，開(kāi)關(guān)電源具有提供高 dV/dt 的節(jié)點(diǎn)。寄生電容與高 dV/dt 的混合會(huì)產(chǎn)生 EMI 問(wèn)題。在寄生電容的另一端連接至電源輸入端時(shí)，會(huì)有少量電流直接泵送至電源線。

2、查看電源中的寄生電容。我們都記得物理課上講過(guò)，兩個(gè)導(dǎo)體之間的電容與導(dǎo)體表面積成正比，與二者之間的距離成反比。查看電路中的每個(gè)節(jié)點(diǎn)，并特別注意具有高 dV/dt 的節(jié)點(diǎn)。想想電路布局中該節(jié)點(diǎn)的表面積是多少，節(jié)點(diǎn)距離電路板輸入線路有多遠(yuǎn)。開(kāi)關(guān) MOSFET 的漏極和緩沖電路是常見(jiàn)的罪魁禍?zhǔn)住?

3、減小表面面積有技巧。試著盡量使用表面貼裝封裝。采用直立式 TO-220 封裝的 FET 具有極大的漏極選項(xiàng)卡 (drain tab) 表面面積，可惜的是它通常碰巧是具有最高 dV/dt 的節(jié)點(diǎn)。嘗試使用表面貼裝 DPAK 或 D2PAK FET 取代。在 DPAK 選項(xiàng)卡下面的低層 PCB 上安放一個(gè)初級(jí)接地面板，就可良好遮蔽 FET 的底部，從而可顯著減少寄生電容。

有時(shí)候表面面積需要用于散熱。如果您必須使用帶散熱片的 TO-220 類 FET，嘗試將散熱片連接至初級(jí)接地(而不是大地接地)。這樣不僅有助于遮蔽 FET，而且還有助于減少雜散電容。

4、讓開(kāi)關(guān)節(jié)點(diǎn)與輸入連接之間拉開(kāi)距離。見(jiàn)圖 1 中的設(shè)計(jì)實(shí)例，其中忽視了這個(gè)簡(jiǎn)單原則。

圖1 讓輸入布線與具有高 dV/dt 的節(jié)點(diǎn)靠得太近會(huì)增加傳導(dǎo)EMI