用芯創(chuàng)造未來

這次有幸調(diào)試了國半公司一款雙通道，8位，1.5G(單通道最高3G)采樣率的超高速ADC，芯片型號ADC08D1500。與普通高速芯片不同的是這款芯片的輸出擁有DDR模式。結(jié)構(gòu)框圖如下

兩個(gè)1:2DEMUX分別用于I、Q兩路。按采樣時(shí)鐘2分頻的速率，每個(gè)通道分2路按Dx、DxD輸出，共4路輸出。SDR模式和DDR模式唯一的區(qū)別在于上圖的Output Clock Generator模塊，SDR工作在時(shí)鐘單邊沿采樣輸出模式，DDR則是時(shí)鐘雙邊采樣輸出模式。因此，DDR的輸出時(shí)鐘是采樣時(shí)鐘的4分頻，這個(gè)時(shí)鐘在FPGA內(nèi)部可使用IDDR邏輯資源匹配接收。SDR和DDR模式的時(shí)序圖如下

至于該芯片的配置，模擬輸入的處理以及其他走線相關(guān)注意，這在datasheet里都有相當(dāng)詳細(xì)的描述，這里就不多說了。我主要想總結(jié)下調(diào)試這種AD的幾點(diǎn)經(jīng)驗(yàn)。這些經(jīng)驗(yàn)對高速，高精度AD的調(diào)試一樣適用。

一個(gè)項(xiàng)目中，尤其是涉及到信號處理的項(xiàng)目，AD的調(diào)試都是一個(gè)關(guān)鍵環(huán)節(jié)。如何對AD進(jìn)行測試，如何確定AD調(diào)試完成，在FPGA中如何對不同輸出模式的數(shù)據(jù)進(jìn)行處理等。這一些系列的問題不光是寫寫代碼這么簡單，更重要的是要會分析數(shù)據(jù)。硬件設(shè)計(jì)上還要充分考慮到AD內(nèi)外時(shí)鐘的設(shè)計(jì)，以及LVPECL、LVDS等差分線耦合方式的設(shè)計(jì)等。這其中任何一項(xiàng)內(nèi)容都可以拿來大書特書。我想這也是為什么在研究生電子設(shè)計(jì)中，專家最關(guān)心的是AD部分。針對這款A(yù)D芯片在調(diào)試過程中遇到的問題，總結(jié)下我的解決方法，以及數(shù)據(jù)分析時(shí)用到的一些方法。