DDS頻率合成器具有頻率分辨率高，輸出頻點多，可達2N個頻點(假設DDS相位累加器的字長是N);頻率切換速度快，可達us量級;頻率切換時相位連續(xù)的優(yōu)點，可以輸出寬帶正交信號，其輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用;可以產生任意波形;全數字化實現，便于集成，體積小，重量輕。
本文介紹了DDS的基本原理，同時針對DDS波形發(fā)生器的FPGA實現進行了簡要介紹，利用SignalTapII嵌入式邏輯分析儀對正弦波、三角波、方波、鋸齒波進行仿真驗證。
1.DDS波形發(fā)生器的FPGA實現
FPGA的應用不僅使得數字電路系統(tǒng)的設計非常方便，而且它的時鐘頻率已可達到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現波形發(fā)生器的數字電路部分。使用FPGA設計DDS電路比采用專用DDS芯片更為靈活，只需改變FPGA中的ROM數據，DDS就可以產生任意波形，具有相當大的靈活性。
1.1 FPGA設計流程
FPGA的設計框圖如圖1所示，FPGA的主要功能是：產生與外圍電路的接口電路，使其能夠接受外圍邏輯控制信號;保存頻率字，并構成相位累加器，產生與主時鐘相同頻率的RAM尋址字;用內部的存儲塊構成存放多種波形數據的ROM,并通過相應的控制線進行選擇;構造出兩個多波形選擇輸出的輸出通道，其中的一路通道可具備移相功能;用內部的PLL倍頻外部低頻晶振，并輸出與主時鐘同頻的時鐘，驅動片外高速D/A.
根據耐奎斯特采樣定理要得到輸出頻率為10MHz的信號，其所輸入的信號時鐘頻率必須達20MHz以上。采樣頻率越高，輸出波形的平坦度越好，同時波形的的采樣點數也越多，那么獲得的波形質量也就越好。本設計中的DDS模塊是一高速模塊，所以對系統(tǒng)時鐘就有很高的要求，不僅需要有較高的頻率，而且還要有非常高的穩(wěn)定性，如果在FPGA的時鐘端直接加一高頻晶振，不僅時鐘不穩(wěn)定，而且功耗大，費用高，在本設計中，直接調用Altera公司的PLL核，在FPGA時鐘端只需加一低頻晶振，通過FPGA內部PLL倍頻達到系統(tǒng)時鐘要求，輸出的時鐘相位偏移在允許范圍內。
