處理器的設計正在從提高頻率向降低功耗的方向轉變，為滿足更高性能的要求并使功耗不超過許多應用所能承受的范圍，微處理器的一個明顯變化是從頻率越來越高向多內核架構轉變。本文分析這種轉變對嵌入式系統設計的性能帶來哪些改善。

雙內核微處理器是當前計算設計關注的焦點，為滿足更高性能要求并使功耗不超過許多應用所能承受的范圍，微處理器正在從頻率越來越高的發展趨勢向多內核架構轉變。

其它的一些重要進展也專注于提供更高的單位功耗上完成的指令數量的指標上，例如片上存儲器控制器、更先進的動態功率管理(DFM)以及單指令多數據(SIMD)引擎。

在過去幾年，改善工藝和晶體管技術是提高處理器性能的主要方法，而更高頻率則是獲得更高性能的驅動力。然而，最近關注焦點從頻率轉移到功耗上。

是什么促使關注焦點發生變化?一直以來，設計工程師主要考慮的功率問題是由門電路充放電引起的AC分量。半導體技術向90nm和更小工藝尺寸的轉移，引入了重要的DC功率分量(又稱漏功率或者靜態功率)。實際上，相同電壓下90nm設計的典型漏電流大約為130nm設計的2到3倍，漏電流引起的功耗可能占到某些90nm器件總功耗的一半以上。

更低功率的產品采用低功率工藝制造，例如絕緣硅(SOI)技術。SOI能減少寄生電容，使開關頻率提高25%或者使功耗降低20%。將功率更低、介電常數k值更高的介質材料用作柵極絕緣體(gate insulator)的相關工作也在進行中，這將獲得比目前使用的二氧化硅層更易于制造且更厚的層。

更高頻率的器件需要更高的電源電壓，因而其功耗也呈指數增長。更高頻率的處理器還會增加中斷等待時間，這對實時應用來說非常關鍵，并需要給內核提供更深的管線。當處理器執行一條未曾預設的指令時，管線將會擁塞造成執行停止，這會對性能造成嚴重影響。

還有其它因素迫使芯片設計工程師通過新方法提高性能。更高的頻率需要額外的時鐘開銷，處理器需要在時鐘邊沿附近建立一定的安全裕量以確保正確運行。因為安全裕量近似保持不變，所以隨著頻率的增加，在一個時鐘周期內可用的時間實際上會更少。因此，增加頻率并沒有使性能得到相應提高。

這樣以來，系統設計工程師轉向多內核處理器架構而不是更高頻率的器件來實現系統性能的提高，并使功耗的增加最小。雙內核微處理器最初設計用于服務器等計算密集型應用，現在則用于廣泛的嵌入式應用中。

存儲器控制器和橋接芯片也與多個內核一起集成在單個硅片上。存儲器子系統一直以來就是高性能處理系統的一個瓶頸，存儲器技術的最新發展，包括引入第2代雙倍數據速率(DDR2)接口，已使性能有了顯著提高。相比單倍數據速率(SDR)技術133MHz的傳輸速率，DDR2的傳輸速率高達667MHz。但是，因為處理器時鐘速率增加得更快，所以人們已開始更多地關注存儲器的響應時間。

直到最近，包括存儲器控制器在內的許多系統邏輯都以北橋和南橋芯片的形式存在于處理器外部。將存儲器控制器和橋接芯片集成到同一個硅片內作為微處理器內核，可減少帶寬和響應時間的瓶頸。例如，片上存儲器控制器將使處理器到存儲器的等待時間減少2/3到3/4。

某些時候更重要的是，這樣的集成可節省電路板空間。更高的集成對在像高級夾層卡(Advanced Mezzanine Cards, AMC)這樣小的尺寸內提供更強處理能力來說尤其重要。更好的存儲器控制可節省功率。當沒有數據要處理以及不需要進行刷新時，更智能的存儲器控制器可以使時鐘使能信號無效，這樣避免產生不必要存儲器時鐘，一般可以降低高達20%的存儲器功耗。