FPGA作為高工藝集成技術，整合了ARM核、DSP、收發器等模塊，正逐漸代替傳統的ASIC。但是FPGA仍然存在一些缺陷，各個部件之間的功耗協調就是首當其沖的問題。
ASIC級大勢所趨關于大量總線布置以及系統功耗管理方面的問題積累，要從底層上解決通訊、時鐘、關鍵途徑以及互聯性上的難題。
隨著需求極高數據速率的400G OTN、LTE/LTE-A、4K2K和8K視頻處置以及數字陣列雷達等系統的涌現，FPGA中大量總線布置以及系統功耗管理方面的挑戰日積月累，單靠FPGA的傳統“做法”已然心力不逮。
賽靈思全球高級副總裁湯立人說，應對上述應戰并非僅是改善單個器件性能或增加模塊數量這么簡單，而是要從根本上進步通訊、時鐘、關鍵途徑以及互聯性能，才可滿足高性能應用如海量數據流和智能數據包、DSP和圖像處置等方面的央求，這需求架構和技術的雙重創新來應對。利用ASIC，賽靈思最新開發的UltraScale架構完成了在完好可編程架構中應用尖端的ASIC技術，進而讓成品在節省功耗追趕和ASIC的距離，而這是此前FPGA產品進入原有ASIC市場的最大障礙。
而時鐘傾斜問題在系統需求512位到2048位寬度的總線時越發凸顯。UltraScale架構采用相似ASIC時鐘功用，可實現將時鐘布置到芯片的任何中央，不但解決了放置方面的眾多限制，還可以在系統設計中完成大量獨立的高性能低傾斜時鐘資源，使系統級時鐘傾斜大幅降低達50%，而這正是新一代應用的關鍵之一。
在關鍵途徑方面，賽靈思的UltraScale架構更是“大費周章”，在優化方面所做的工作包括：大幅加強DSP能力，即增加DSP單元;提供高速存儲器級互聯，從而解決DSP和包處置中的瓶頸問題，即互聯性，也防止運用更多片上布線或邏輯資源;將高強度I/O功用做硬化IP處置，基于現有I/O功用相對完善不需求占用編程資源，這樣的做法能夠降低時延同時釋放邏輯和布線資源。在業界廣受關注的功耗方面，賽靈思也做足功課。湯立人表示，賽靈思采用20nm工藝的產品較上一代的產品靜態功耗將降低35%，動態功耗也大大降低。而單純工藝節點的降低達不到明顯的效果，賽靈思經過一系列電源管理功用的優化才得以完成。
完全依靠技術的進步來帶動FPGA的性能已經成為過去，當前，架構革新的時代已經來臨，各大廠家也要面對新的技術考驗。
