初學者經常會有這樣的疑問，我們通過Verilog對FPGA進行學習，可是這和保持時間和建立時間有什么關系呢?這是因為FPGA的內部組合邏輯是通過查找表來完成的，而時序上的邏輯是由D觸發器保證的。那么D觸發器是否工作正常呢?實際上這個是無法保證的，如果在這個周期內我們輸入的信號由0變為1，D觸發器下個周期會跟著變嗎?這些問題就和建立時間，保持時間有關了。
這里我們就對建立時間做一個解釋，建立時間最好是為D數據在時鐘延到達之前所要維持穩定的時間。那么這該如何來解釋呢?讓我們假設一個D觸發器的輸入由0變為1，當時鐘上升沿到來時，如果想保證D觸發器本周期的輸入是1，那么在上升沿之前輸入1要保持一定的時間，我們才能認為輸入的1是有效數據，否則就會被認為D觸發器的輸入為0。
所以這里所說的保持時間就是為了保證能夠在周期內找到的正確輸入。我們要確定輸入數據在時鐘延到來之后還要保持的時間。其實這兩個概念我們在初接觸的時都是很不容易搞懂，但經過上面的介紹后我們就能很大程度上了解了保持時間和建立時間的關系。
